TSMC will ab 2027 riesige Chipkonstrukte mit A16-Technik bauen

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Der weltweit führende Chipauftragsfertiger TSMC aus Taiwan hat seine Roadmap der nächsten Jahre umgestaltet. Die nächste Fertigungsgeneration N2 soll zwar noch im Jahr 2025 zur Serienproduktion bereit sein, jetzt allerdings nicht mehr mit der sogenannten Backside Powerdelivery.

TSMC nennt diese Technik inzwischen Super Power Rail und führt sie erst mit der übernächsten Fertigungsgeneration A16 ein. Der Chipfertiger folgt dabei Intels Ångström-Namensgebung. Mit den tatsächlich kleinsten physischen Strukturbreiten auf den Chips haben diese Namen weiterhin nichts zu tun, ebenso wenig wie die bisher üblichen Fantasie-Nanometer-Zahlen.

Beide Hersteller setzen bei künftigen Chipdesigns eine wichtige Änderung um: Die Transistoren werden von der Chipunterseite mit Strom versorgt, um die Effizienz erheblich zu steigern.

Bisher erfolgt die Energiezufuhr über Metalllagen auf der Oberseite der Chips. Hier liegen aber auch jene Metalllagen, die die Signale der Transistoren miteinander verbinden. Signal- und Strompfade kommen sich mit zunehmender Anzahl und schrumpfenden Dimensionen der Transistoren immer stärker ins Gehege. Die rückseitige Stromzufuhr schafft folglich mehr Raum zur Verschaltung.

TSMC will dabei anders vorgehen als Intel: Statt winzige Löcher für die Energieleitungen ins Silizium zu ätzen (Power-Vias), legt TSMC die Transistoren an der Unterseite offen. TSMC bezeichnet diese Bauweise als branchenführend.

N2(P) macht das Nanosheet-Debüt

Im zweiten Halbjahr 2026 soll die Serienproduktion mit A16-Technik beginnen. Ein Jahr zuvor stehen N2 und N2P bereit, mit denen TSMC Transistoren in der Bauart Gate All Around (GAA) einführt, im Marketingsprech Nanosheets genannt. GAA-Technik beerbt die lange Zeit gängigen finnenförmigen Feldeffekttransistoren (FinFETs), die TSMC im Jahr 2014 mit seinem 16-nm-Prozess eingeführt hat (und Intel 2012 als Tri-Gate-Transistor im 22-Nanometer-Prozess P1270).

Den Fokus legt TSMC auf N2P – N2 dürfte wie schon N3 primär für Early-Adopter-Kunden gedacht sein, also primär Apple.

N2P-Designs sollen bei gleicher elektrischer Leistungsaufnahme 15 bis 20 Prozent schneller schalten als N3E-Chips – die aktuelle 3-nm-Generation von TSMC. Bei gleicher Performance sinkt die elektrische Leistungsaufnahme laut Prognose um 30 bis 40 Prozent. Bei einem typischen Prozessor soll die Packdichte mindestens um den Faktor 1,15 steigen.

Schon heute spricht TSMC von einer erfreulich hohen N2P-Chipausbeute (Yield) bei Testchips, jenseits der 80 Prozent.

Kunden müssen sich dabei nicht strikt für Performance oder Effizienz bei einem Chip entscheiden. Das mit N3E eingeführte Nanoflex wird auch Teil von N2P: Die Nanosheet-Transistoren können im selben Chip unterschiedlich breit und hoch aufgebaut sein, um sie wahlweise auf kurze Schaltzeiten oder hohe Effizienz zu trimmen. So können etwa High-Performance-Kerne mit hohen Zellen besonders schnell takten und Effizienzkerne dank flacherer Zellen mit niedriger Spannung laufen.

A16 mit Fokus auf Stromversorgung

Der A16-Prozess soll die Performance bei gleicher elektrischer Leistungsaufnahme um weitere 8 bis 10 Prozent steigern, verglichen mit N2P. Alternativ sinkt die elektrische Leistungsaufnahme bei gleicher Performance um 15 bis 20 Prozent. Die Packdichte soll moderat um 7 bis 10 Prozent steigen.

Laut TSMC kommen die Verbesserungen bei A16 maßgeblich durch die Super Power Rail zustande – am Transistoraufbau selbst scheint die Firma nur wenig zu ändern. Dafür hat TSMC die Einführung von A16 auf das Jahr 2026 vorgezogen.